1. 文本程序輸入（Verilog HDL） 2. 功能仿真（ModelSim，查看邏輯功能是否正確，要寫一個Test Bench） 3. 綜合（Synplify Pro，程序綜合成網(wǎng)表） 4. 布局布線（Quartus II，根據(jù)我選定的FPGA器件型號，將網(wǎng)表布到器件中，并估算出相應的時延） 5. 時序仿真（ModelSim，根據(jù)時延做進一步仿真）