資源簡介
sobel的verilog實現，已經在Xilinx和Altera FPGA上驗證過，可用。。。
程序優化過，可以跑比較高的頻率。
程序里有注釋。
代碼片段和文件信息
?屬性????????????大小?????日期????時間???名稱
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?????文件??????28791??2017-01-14?22:50??sobel\ImageXlib_arch.vhd
?????文件???????5978??2017-01-14?22:50??sobel\ImageXlib_utils.vhd
?????文件???????3180??2017-01-14?22:50??sobel\linebuffer_Wapper.vhd
?????文件???????1228??2017-01-14?22:50??sobel\Sobel.v
?????目錄??????????0??2018-04-17?14:21??sobel
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????????????????39177????????????????????5
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