波形發(fā)生器 VHDL entity mine4 is port(clk : in std_logic; --時鐘信號輸入 set, clr, up, down, zu, zd : in std_logic; --各個波形特征的調(diào)節(jié)觸發(fā)信號 posting : in std_logic; --任意波鍵盤置入信號