資源簡介
綜述：使用Verilog編寫的由半加器構成的16位全加器。
該16位的全加器采用結構化設計，由4個4位的全加器構成；4位全加器由4個1位的全加器構成；1位全加器由2個半加器和1個與門構成。
上述文件包含所有的源代碼。
以上為個人所寫，供大家學習參考使用。
代碼片段和文件信息
?屬性????????????大小?????日期????時間???名稱
-----------?---------??----------?-----??----
?????文件?????????471??2018-07-26?14:41??adder1.v
?????文件?????????768??2018-07-26?14:28??adder16.v
?????文件?????????662??2018-07-26?14:33??adder4.v
?????文件?????????194??2018-07-26?15:05??adder_half.v
?????文件?????????128??2018-07-26?15:07??or_gate.v
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