在使用fpga設(shè)計(jì)sdram控制器時(shí)，可以通過官方的sdram仿真模型對(duì)verilog HDL設(shè)計(jì)的sdram控制器進(jìn)行仿真，仿真可以得到相應(yīng)的輸出信息，比如初始化進(jìn)度。本資源為鎂光官方的仿真模型，需要修改.vh文件為.h，然后在sdr文件中也把.vh修改成.h，最后在新的.h文件中加入你的sdram的型號(hào)，比如`define sg6a `define den128Mb `define x16 將sdr文件添加到仿真模型，下面是仿真的初始化部分的運(yùn)行結(jié)果。 # Note : Cyclone IV E PLL locked to incoming clock # Time: 60.0 ns Instance: top_tb.top.PLL.altpll_component.cycloneiii_pll.pll3 # top_tb.sdr : at time 200465.0 ns AREF : Auto Refresh # top_tb.sdr : at time 200565.0 ns AREF : Auto Refresh # top_tb.sdr : at time 200665.0 ns LMR : Load Mode Register # top_tb.sdr : CAS Latency = 2 # top_tb.sdr : Burst Length = 8 # top_tb.sdr : Burst Type = Sequential # top_tb.sdr : Write Burst Mode = Programmed Burst Length