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大小: 213KB文件類型: .docx金幣: 1下載: 0 次發(fā)布日期: 2021-06-18
- 語言: 其他
- 標(biāo)簽: 并串轉(zhuǎn)換??狀態(tài)機(jī)??VHDL??fpga??
資源簡介
設(shè)計(jì)一個(gè)串行數(shù)據(jù)發(fā)送器。并行8位數(shù)據(jù)‘Z’載入發(fā)送器后,通過串行口‘X’輸出。具體要求如下
1、信號(hào)‘load’用來指示數(shù)據(jù)載入是否完成。當(dāng)load變?yōu)?時(shí),說明數(shù)據(jù)Z已經(jīng)載入完成。當(dāng)load變?yōu)?時(shí)開始發(fā)送數(shù)據(jù)。
2、Z的低位先發(fā)送
3、在發(fā)送Z之前先發(fā)送起始位‘0’
4、Z發(fā)送完畢后,再發(fā)送奇偶校驗(yàn)位,(設(shè)計(jì)位偶校驗(yàn)位,即發(fā)送的8位數(shù)據(jù)+奇偶校驗(yàn)位9位數(shù)據(jù)‘1’的個(gè)數(shù)為偶);然后再發(fā)送結(jié)束位‘1’;
5、結(jié)束位發(fā)送完畢,empty輸出‘1’;
代碼片段和文件信息
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