1. 實(shí)驗(yàn)?zāi)康? (1) 學(xué)習(xí)二進(jìn)制加/減法器運(yùn)算器的原理和設(shè)計方法 (2) 掌握靈活運(yùn)用Verilog HDL語言進(jìn)行各種描述與建模的技巧和方法 2. 實(shí)驗(yàn)要求: (1) 使用結(jié)構(gòu)建模方法來實(shí)現(xiàn)加減法器. (2) 課前任務(wù):在Xilink ISE上完成創(chuàng)建工程、編輯程序源代碼、編譯、綜合、仿真、驗(yàn)證,確保邏輯正確性. (3) 撰寫實(shí)驗(yàn)報告:含程序源代碼、激勵代碼及其仿真波形、綜合得到的電路圖、實(shí)驗(yàn)結(jié)果分析以及對本實(shí)驗(yàn)的”思考與探索”部分所作的思考與探索.