用VHDL語言設計一個序列檢測器，其設計電路框圖如圖9-1所示，狀態轉換圖如圖9-2所示，狀態轉換功能表如表9-3所示，頂層電路原理圖如圖9-4。要求當檢測器連續收到一組串行碼（1110010）后，輸出為1，其他情況輸出為0。其仿真時序波形如圖9-5所示。