Verilog-AMS和VHDL-AMS出現(xiàn)還不到4年，是一種新的標準。作為硬件行為級的建模語言，Verilog-AMS和VHDL-AMS分別是Verilog和VHDL的超集，而Verilog-A則是Verilog-AMS的一個子集。 Verilog-AMS硬件描述語言是符合IEEE 1364標準的Verilog HDL的1個子集。它覆蓋了由OVI組織建議的Verilog HDL的定義和語義，目的是讓數(shù)模混合信號集成電路的設(shè)計者，既能用結(jié)構(gòu)描述又能用高級行為描述來創(chuàng)建和使用模塊。所以，用Verilog HDL語言可以使設(shè)計者在整個設(shè)計過程的不同階段（從結(jié)構(gòu)方案的分析比較，直到物理器件的實現(xiàn)），均能使用不同級別的抽象。