資源簡介
本設計是采用EDA技術設計的一種8B /10B 編解碼電路,實現(xiàn)了在高速的串行數(shù)據(jù)傳輸中的直流平衡。利用verilog HDL 邏輯設計語言，經(jīng)過modelsim、quartus II的仿真和下載驗證，實現(xiàn)其編碼和解碼的功能。
該編解碼電路設計大體上可以由五個模塊構成，分別是默認編碼模塊、差異度計算模塊、編碼校正模塊、并串轉換模塊、顯示模塊。
采用Verilog HDL 描述、modelsim 10.2a 進行功能仿真、Quartus II 13.1 進行FPGA邏輯綜合和適配下載，最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上實現(xiàn)并完成測試。
資源包中附有quartusII 的項目文件和代碼,直接打開即可使用。
代碼片段和文件信息
?屬性????????????大小?????日期????時間???名稱
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............此處省略113個文件信息
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