91av视频/亚洲h视频/操亚洲美女/外国一级黄色毛片 - 国产三级三级三级三级
源碼之巔峰
全部資源
全部資源
C/C++
C#
PHP
Java
Python
VB
ASP
Html/CSS
Matlab
JavaScript
數(shù)據(jù)庫(kù)
模板
其他
上傳
VIP購(gòu)買
登錄
注冊(cè)賬號(hào)
C#
C/C++
PHP
Java
Python
VB
ASP
Html/CSS
Matlab
JavaScript
數(shù)據(jù)庫(kù)
模板
AI
其他
IEEE Std 1364-2005 IEEE Standard
收藏(0)
大小: 6.19MB
文件類型: .pdf
金幣: 1
下載: 0 次
發(fā)布日期: 2023-10-15
語(yǔ)言
:
其他
標(biāo)簽
:
verilog
??
高速下載
資源簡(jiǎn)介
IEEE Standard for Verilog? Hardware Description Language
資源截圖
小圖
大圖
代碼片段和文件信息
上一篇:
信號(hào)與線性系統(tǒng)分析吳大正第四版答案全程導(dǎo)學(xué)及習(xí)題全解 第四版
下一篇:
opc服務(wù)器設(shè)計(jì)與應(yīng)用pdf+光盤
挑錯(cuò)
打印
評(píng)論
共有
條評(píng)論
舉報(bào)
頂一次
踩一次 1400 次
相關(guān)資源
基于MIPS指令集的32位CPU設(shè)計(jì)與Verilog語(yǔ)
Verilog FPGA UART串口控制器
gmsk調(diào)制在FPGA上實(shí)現(xiàn)
一個(gè)簡(jiǎn)單的verilog編寫的DMA IP CORE,和
硬件課程設(shè)計(jì)—流水燈(quartus軟件
Verilog按鍵代碼
verilog的PCI源代碼,非常詳細(xì),頂層模
CPLD Verilog數(shù)字密碼鎖 源碼
verilog 實(shí)現(xiàn)任意分頻方法
DE2模擬的交通紅綠燈
SPI Master 的Verilog源代碼
基于VGA的Flappy Bird的Verilog實(shí)現(xiàn)(源碼
數(shù)字鐘
Verilog的135個(gè)經(jīng)典設(shè)計(jì)
verilog 4×4矩陣鍵盤
Quartus EDA交通燈控制電路的設(shè)計(jì)實(shí)訓(xùn)報(bào)
FPGA按鍵消抖
用Verilog語(yǔ)言寫的CPLD和MCU通訊的SPI接口
ARM9指令cache的verilog代碼
ddr_verilog
FPGA實(shí)現(xiàn)單極性SPWM調(diào)制
uart_tx.zip
基于Verilog的cordic反正切FPGA例程
SystemVerilog驗(yàn)證測(cè)試平臺(tái)編寫指南(中
基于Verilog的交通燈設(shè)計(jì)EDA課程設(shè)計(jì)
數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)Verilog源碼
verilog硬件描述語(yǔ)言程序設(shè)計(jì)與實(shí)踐教
Ultraedit環(huán)境下配置verilog語(yǔ)法高亮的字
8 位cpu的verilog
中值濾波算法Quartus實(shí)現(xiàn)
×
×
關(guān)于
發(fā)布源碼
版權(quán)說(shuō)明
川公網(wǎng)安備 51152502000135號(hào)
蜀ICP備17041055號(hào)
舉報(bào)郵箱softcode@aliyun.com