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大小: 6.45MB文件類型: .rar金幣: 1下載: 0 次發布日期: 2023-11-01
- 語言: 其他
- 標簽: FPGA;Verilog??VGA;??sobel;??
資源簡介
Verilog實現sobel圖像邊緣檢測,并利用VGA顯示,各模塊均生成了bdf模塊搭建在頂層文件中,直觀方便,值得學習,本人CSDN博客里有相關講解
代碼片段和文件信息
?屬性????????????大小?????日期????時間???名稱
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?????文件???????1788??2018-05-27?15:01??sobel\addr_generate.bsf
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............此處省略498個文件信息
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............此處省略498個文件信息
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