本文簡要介紹了在FPGA中實現全數字鎖相環(DPLL)的原理與方法，以解決在同步串行數據通信時的同步時鐘不穩定時的快速恢復問題； 并重點介紹了采用可控模數分頻器實現的數字鎖相環中寬頻帶捕獲的方法與實現過程。