基于FPGA的dds波形發(fā)生器 利用FPGA+DAC，設(shè)計(jì)一個(gè)DDS信號(hào)發(fā)生器。 要求：1. 分辨率優(yōu)于0.1HZ 2. ROM長(zhǎng)度8位、位寬8位 3. 輸出頻率：10HZ~60KHZ（每周期>=50個(gè)點(diǎn)） 4. 顯示信號(hào)頻率（16進(jìn)制顯示，低頻時(shí)至少含一位小數(shù)） 5. 直接輸入頻率控制字