FPGA邏輯設(shè)計(jì)中通常是一個(gè)大的模塊中包含了一個(gè)或多個(gè)功能子模塊，verilog通過(guò)模塊調(diào)用或稱為模塊實(shí)例化的方式來(lái)實(shí)現(xiàn)這些子模塊與高層模塊的連接,有利于簡(jiǎn)化每一個(gè)模塊的代碼，易于維護(hù)和修改。 當(dāng)有了例化的方法之后，當(dāng)模塊中需要兩個(gè)同樣功能的USB模塊時(shí)，我們只需要編寫好一個(gè)usb模塊的代碼，之后通過(guò)例化，就可以將倆個(gè)usb模塊添加到頂層模塊之中。（注意，我們要有硬件思維，例化一個(gè)模塊，那么就有一個(gè)硬件與之對(duì)應(yīng)。例化多個(gè)，就有多個(gè)硬件。）