全加器是算術(shù)運(yùn)算電路運(yùn)算中的基本單元，也是構(gòu)成多位加法器的基本單元，介于加法器在算術(shù)運(yùn)算電路當(dāng)中的重要作用，使得全加器的設(shè)計(jì)顯得十分重要。通常情況下，我們采用兩種結(jié)構(gòu)構(gòu)成全加器電路，一種是由兩個(gè)半加器組成，另一種為鏡像結(jié)構(gòu)。本文主要介紹一個(gè)鏡象結(jié)構(gòu)電路的一位全加器的設(shè)計(jì)，包括電路圖，基于0.18CMOS工藝的版圖，以及前端網(wǎng)表的仿真，后端版圖的驗(yàn)證結(jié)果。