基于Quartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 中圖法分類號(hào): TP332.1/684 周潤(rùn)景, 圖雅, 張麗敏編著 電子工業(yè)出版社 第1章 Altera Quartus II開發(fā)流程 1.1　Quartus II軟件綜述 1.2　設(shè)計(jì)輸入 1.3　約束輸入 1.4　綜合 1.5　布局布線 1.6　仿真 1.7　編程與配置 第2章　Altera Quartus II的使用 2.1　原理圖和圖表模塊編輯 2.2　文本編輯 2.3　混合編輯（自底向上） 2.4　混合編輯（自頂向下） 第3章　門電路設(shè)計(jì)范例 3.1　與非門電路 3.2　或非門電路 3.3　異或門電路 3.4　三態(tài)門電路 3.5　單向總線緩沖器 3.6　雙向總線緩沖器 第4章　組合邏輯電路設(shè)計(jì)范例 4.1　編碼器 4.2　譯碼器 4.3　數(shù)據(jù)選擇器 4.4　數(shù)據(jù)分配器 4.5　數(shù)值比較器 4.6　加法器 4.7　減法器 第5章　觸發(fā)器設(shè)計(jì)范例 第6章　時(shí)序邏輯電路設(shè)計(jì)范例 第7章　存儲(chǔ)器設(shè)計(jì)范例 第8章　數(shù)字系統(tǒng)設(shè)計(jì)范例 第9章　可參數(shù)化宏模塊及IP核的使用 第10章　DSP Builder設(shè)計(jì)范例 第11章　基于FPGA的射頻熱療系統(tǒng)的設(shè)計(jì) 第12章　基于FPGA 的直流電動(dòng)機(jī)伺服系統(tǒng)的設(shè)計(jì) 附錄A　可編程數(shù)字開發(fā)系統(tǒng)簡(jiǎn)介 參考文獻(xiàn)