基于FPGA的洗衣機(jī)控制器設(shè)計(jì)，主要通過使用VerilogHDL語言，在Quartus2上完成電路設(shè)計(jì)以及程序開發(fā)模擬。實(shí)現(xiàn)以洗衣機(jī)控制器為核心，加上必要的外圍電路，能夠?qū)ο匆聶C(jī)工作狀態(tài)自由控制。全部程序由控制器模塊，分頻模塊，按鍵去抖模塊，顯示譯碼模塊組成，頂層模塊使用原理圖實(shí)現(xiàn)，底層由Verilog HDL語句實(shí)現(xiàn)。核心控制器FPGA根據(jù)控制端口的信號輸入，向洗衣機(jī)發(fā)出正傳，反轉(zhuǎn)，待機(jī)信號，并通過數(shù)碼管和LED燈顯示當(dāng)前的工作狀態(tài)以及工作時間。該洗衣機(jī)控制電路可以方便快捷的實(shí)現(xiàn)對洗衣機(jī)的控制和狀態(tài)的顯示功能，同時具有緊急暫停待機(jī)功能，保證控制的可靠性，以及洗滌循環(huán)次數(shù)報(bào)警功能，提高任務(wù)精度