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    發(fā)布日期: 2021-01-09
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資源簡(jiǎn)介

一.實(shí)驗(yàn)?zāi)康?1. 掌握用VHDL 實(shí)現(xiàn)狀態(tài)機(jī)的方法 2. 利用狀態(tài)機(jī)設(shè)計(jì)一個(gè)序列檢測(cè)器 二.實(shí)驗(yàn)內(nèi)容 使用狀態(tài)機(jī)設(shè)計(jì)一個(gè)5位序列檢測(cè)器。從一串二進(jìn)制碼中檢測(cè)出一個(gè)已預(yù)置的5位二進(jìn)制碼”10110” [具體要求] 1.畫(huà)出狀態(tài)轉(zhuǎn)換圖。(每增加一位二進(jìn)制碼相當(dāng)于增加一個(gè)狀態(tài),再加上一個(gè)初始態(tài),用6個(gè)狀態(tài)可以實(shí)現(xiàn).) 2.寫(xiě)出狀態(tài)機(jī)的源程序,編譯。要求當(dāng)檢測(cè)到預(yù)置序列時(shí),輸出一個(gè)脈沖的高電平,其余時(shí)候輸出為低電平。 3.進(jìn)行仿真,看結(jié)果是否正確。

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