資源簡介
該工程包含數據緩存D_Cache和指令緩存I_Cache的Verilog代碼和仿真文件,Cache的詳細技術參數包含在.v文件的注釋中。
直接相連16KB D_Cache
Cache寫策略: 寫回法+寫分配
(二路)組相連16KB I_Cache
Cache替換策略: LRU
I_Cache的工作就是在cpu需要指令時將指令從主存中搬進I_Cache,再傳給CPU,而D_Cache在解決數據讀外,還要注意數據寫入的問題。本工程可以與arm.v 中的arm 核協同工作,主存使用dram_ctrl_sim。
代碼片段和文件信息
#define?SEED?7
#define?A?29
#define?B?37
#define?N?256
int?main()?{
int?i?j?min;
int?temp;
int?n[N];
n[0]?=?SEED;
for?(i?=?1;?i? n[i]?=?(A?*?n[i?-?1]?+?B)?%?N;
for?(i?=?0;?i? for?(min?=?i?j?=?i?+?1;?j? if?(n[j]? min?=?j;
temp?=?n[min];
n[min]?=?n[i];
n[i]?=?temp;
}
return?0;
}
?屬性????????????大小?????日期????時間???名稱
-----------?---------??----------?-----??----
?????文件????????9942??2014-06-11?23:15??D_Cache.v
?????文件????????5747??2014-06-11?18:58??I_Cache.v
?????文件????????1935??2014-06-15?12:47??program.mif
?????文件?????????378??2014-06-15?10:57??srandom.c
?????文件????????4436??2014-06-15?12:38??_main.s
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