資源簡介
全部用Verilog表述，在QuartusII上完成簡易正弦信號發生器設計，包括建立工程，生成正弦信號波形數據，ModelSim仿真。下載至FPGA中，通過SignalTapLogicAnalyzer觀察波形。
代碼片段和文件信息
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