一、 實驗目的與要求： 用verilog語言編寫出一個除法器的代碼，并在modelsim中進行功能仿真，認真的完成實驗報告。 二、 實驗設備（環境）及要求： 在modelsim環境下編寫代碼與測試程序，并仿真； 在synplify pro下編譯，設置硬件并綜合。 三、 實驗內容及步驟： 1、 選擇除法器的算法，本實驗開始采用的是減法實現除法器的例子（比如十進制中的a/b，可先比較a與b的大小，如果a>b,則商加1，a<=a-b,再進行比較大小，直到a<b,商不變，余數為a）; 2、 選擇好算法，進行verilog語言編程，再寫好testbench并進行編譯與功能仿真； 3、 在中進行初步綜合； 4、 完成實驗報告；