Verilog源代碼，自帶testbench，可用synopsys直接綜合，或者自己testbench部分拆出來改一下用Quartus或者啥的直接綜合，用了改進的Booth算法，但是沒有對加法器進行優化，所以關鍵路徑時間比較長，懶得改