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    文件類型: .zip
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    發(fā)布日期: 2021-01-01
  • 語(yǔ)言: 其他
  • 標(biāo)簽: FPGA??Verilog??附加功能??

資源簡(jiǎn)介

功能描述： 1.計(jì)時(shí)器：24小時(shí)計(jì)時(shí)器由2個(gè)60進(jìn)制加計(jì)數(shù)器和I個(gè)24進(jìn)制加計(jì)數(shù)器構(gòu)成，輸入CLK為1Hz(秒)的時(shí)鐘，經(jīng)過60進(jìn)制加計(jì)數(shù)后產(chǎn)生1分鐘的進(jìn)位時(shí)鐘信號(hào)，再經(jīng)過60進(jìn)制加計(jì)數(shù)后產(chǎn)生I小時(shí)的進(jìn)位時(shí)鐘信號(hào)送給24進(jìn)制加計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，當(dāng)加計(jì)數(shù)到達(dá)23: 59; 59后，再來一個(gè)秒脈沖，產(chǎn)生時(shí)的進(jìn)位輸出。將兩個(gè)60進(jìn)制加計(jì)數(shù)器和-一個(gè)24進(jìn)制加計(jì)數(shù)器的輸出送數(shù)碼管顯示，得到計(jì)時(shí)器的顯示結(jié)果。其中，秒脈沖由EDA實(shí)調(diào)儀上的20MHz晶振分頻得到。 2.倒計(jì)時(shí)：24小時(shí)倒計(jì)時(shí)器由2個(gè)60進(jìn)制減計(jì)數(shù)器和1個(gè)24進(jìn)制減計(jì)數(shù)器構(gòu)成輸入CLK為1Hz(秒)的時(shí)鐘，經(jīng)過60進(jìn)制減計(jì)數(shù)后產(chǎn)生I分鐘的借

資源截圖

代碼片段和文件信息

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............此處省略163個(gè)文件信息

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