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夏宇聞_RISC_CPU之modelsim實現

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文件類型: .7z

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發布日期: 2021-01-07
語言: 其他
標簽: RISC_CPU??verilog??modelsim??

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資源簡介

經驗證過的夏宇聞老師的verilog數字系統設計教程的RISC_CPU代碼，使用的modelsim建立的工程，試驗仿真成功

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